RTL設計スタイルガイド Verilog HDL編 の商品レビュー

STARC【監修】

2013/08/22

2001年版(v3と表記）の大きな違いは、
SystemVerilogに対応したことと、
検証系を補強したこと
clockまわりを改訂したこと
の３つを確認している。
2.12. データタイプの拡張（SystemVerilog 編）
2.12.1. reg とwire をlogic におきかえる

Verilog HDLでは,記憶素子を含むregと配線の機能のwireを区別して使用していた。
厳密にregは記憶素子になるかというと、必ずしもそうでないため紛らわしい面があった。

SystemVerilogではlogicで統一的に書けるとのこと。